Ассоциация JEDEC до сих пор официально не опубликовала спецификацию оперативной памяти (dynamic random access memory, DRAM) следующего поколения DDR5. Но отсутствие формального документа не мешает производителям DRAM и разработчикам разнообразных систем на кристалле (system-on-chip, SoC) готовиться к её запуску. На прошлой неделе компания Cadence, разработчик аппаратного и программного обеспечения для создания микросхем, поделилась своей информацией касательно выхода DDR5 на рынок и её дальнейшего развития.

Платформы DDR5: более 12 в разработке

Массовость любого типа памяти определяется массовостью платформ с её поддержкой, и DDR5 не является исключением. В случае с DDR5 мы точно знаем, что её будут поддерживать процессоры AMD EPYC поколения Genoa, а также Intel Xeon Scalable поколения Sapphire Rapids, когда они будут выпущены в конце 2021 или в начале 2022 года. Компания Cadence, которая уже предлагает контроллер DDR5 и физический интерфейс (PHY) DDR5 разработчикам микросхем для лицензирования, говорит, что на данный момент в разработке находятся более дюжины SoC с поддержкой памяти следующего поколения. Часть этих систем-на-кристалле появятся раньше, часть — позже, но на данном этапе очевидно, что интерес к новой технологии весьма велик.

Специалисты Cadence уверены, что разработанные компанией контроллер DDR5 и PHY DDR5 полностью соответствуют будущей спецификации JEDEC версии 1.0, поэтому SoC, которые используют технологии Cadence, будут совместимы с модулями памяти DDR5, которые появятся позднее.

«Тесное участие в рабочих группах JEDEC является преимуществом. Мы получаем представление о том, как будет развиваться стандарт. Мы являемся поставщиком контроллеров и PHY и можем предвидеть любые потенциальные изменения на пути к окончательной стандартизации. В первые дни стандартизации мы смогли принять стандартные элементы, находящиеся в процессе разработки, и действовать вместе с нашими партнерами, чтобы получить работающий прототип контроллера и PHY. По мере того, как мы движемся к публикации стандарта, у нас появляется всё больше доказательств того, что наш пакет интеллектуальной собственности (IP) будет поддерживать соответствующие стандарту устройства DDR5», — сказал Марк Гринберг (Marc Greenberg), директор по маркетингу DRAM IP в Cadence.

Источник: 3DNews